Благодарим ви, че изпратихте вашето запитване! Един от членовете на нашия екип ще се свърже с вас скоро.
Благодарим ви, че направихте своята резервация! Един от членовете на нашия екип ще се свърже с вас скоро.
Съдържание и теми, включени в курса
Основи на RISC-V архитектурата и общ преглед на екосистемата
Пейзаж на RISC-V ISA и индустриално възприемане
- Философия на отворена ISA и пейзаж на стандартизация на RISC-V International
- Ментален модел на RISC-V: Архитектура Load-Store, регистров файл, подредба на байтовете
- Сравнение с ARM, x86 и POWER: Компромиси за хетерогенни изчислителни архитектури
- Оценка на зрелостта на екосистемата: SiFive, T-Head, Western Digital и разрастващата се общност за силиций с отворен код
- Стандартизирани интерфейси: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Модели на паметта и ABI съвместимост
- Спецификация на Unprivileged Architecture: CSR карта, обработка на изключения и йерархии на паметта
- RV32I / RV64I инструкционни набори и ABI съвместимост за междуплатформена преносимост на двоични файлове
- Конвенции за подредба на паметта и бариерни инструкции за многопроцесорни системи
Асемблерно програмиране за RISC-V и компилаторна инструментална верига
Нисконивово инструкционно програмиране
- Базови цели числа (I), Умножение/Деление (M), Атомарни операции (A) разширения
- Стратегии за програмиране с отчитане на разрядността за 32-битови и 64-битови RISC-V цели
- Конвенции за извикване и управление на стекова рамка за вградени софтуерни системи и такива в реално време
Владеене на компилаторна инструментална верига
- LLVM-базирана компилаторна инструментална верига: Clang, LLVM, Binutils за RISC-V кръстосано компилиране
- Линкер скриптове, секции и конфигурация на паметово разпределение за bare-metal и RTOS среди
- Компилаторни интринсики, нива на оптимизация и профилиращо-насочвана настройка на код
- Работни процеси за разработка на инструментални вериги с отворен код: изграждане, тестване и пакетиране на персонализирани GCC/Clang инструментални вериги
Разработка на вградени системи и операционни системи в реално време
Bare-Metal и RTOS програмиране
- Системно програмиране на Rust за RISC-V: абстракции с нулева цена, unsafe управление на паметта и bare-metal разработка
- No-Std среди: персонализирани линкери, разработка на драйвери за устройства и memory-mapped вход/изход
- Zephyr RTOS и Buildroot BSP разработка за RISC-V цели
- Периферно свързване: GPIO, I2C, SPI, UART и програмиране на DMA контролер
Оптимизация на мощност и производителност
- Clock gating, управление на захранващи домейни и оптимизация на ниско-енергиен режим
- Циклово-точен анализ на производителността със симулационни профилиращи инструменти и хардуерни броячи на производителност
- Настройка на латентност на прекъсвания в реално време за критични за безопасността приложения
Linux ядро и разработка на буутлоудър за RISC-V
Екосистема на буут фърмуер и буутлоудър
- OpenSBI (SBI имплементация на спецификация): разработка на фърмуер за буутлоудър
- UEFI/EDK II върху RISC-V: разработка на модерен стек за фърмуерно зареждане
- Портиране на Coreboot и U-Boot за RISC-V едноплаткови компютри
Интеграция на Linux ядро
- RISC-V приноси към mainline ядрото: device tree overlays, CPU топология и разработка на драйвер за контролер на прекъсвания (AIA)
- Разработка на доставчически BSP и конфигурация на ядро за персонализирани SoC платформи
- Поддръжка на файлови системи, мрежов стек и поддръжка на контейнеризация (Docker, Kubernetes) на RISC-V хост системи
RISC-V SoC дизайн и FPGA прототипиране
Многоядрена SoC архитектура и интеграция
- Методологии за дизайн на Network-on-Chip (NoC) за RISC-V многоядрени процесори
- Axi4/CHI кохерентност на кеш и протоколи за междупроцесорна комуникация
- Интеграция на IP с отворен код: OpenCores, ChIPS Framework и доставчически RTL компоненти
- Дизайн на шинна матрица и интеграция на контролер на памет (DDR, SRAM, eMMC, PCIe)
FPGA-базирано прототипиране на процесори
- FPGA синтез и имплементация на RISC-V ядро (напр., BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) и UVM-базирана методология за функционална верификация
- Инструменти за формална верификация и тестване, базирано на свойства, за валидация на RISC-V ядро
RISC-V векторни разширения и домейн-специфично ускорение
RVV (RISC-V векторно) разширение в дълбочина
- Векторно зареждане/запис, векторно умножение-събиране (VFMA) и ускорение на матрични изчисления
- Операции с вектори с променлива дължина (VL, VLEN) за оптимизирано под натоварване SIMD изпълнение
- Векторни маскови операции, управление на сегменти и гъвкавост на типа данни за DSP и ML натоварвания
Персонализиран DSP и домейн-специфичен инструкционен дизайн
- Проектиране на домейн-специфични ускорители чрез персонализирани разширения и CBAR-базирани операндни интерфейси
- Модификации на frontend на компилатор за генериране на персонализирани инструкции и излъчване на код
- Стратегии за хардуерно-софтуерно разделение за интеграция на ускорители в продукционни SoC
AI ускорение и краен машинен самообучение върху RISC-V
NPU дизайн и интеграция за RISC-V процесори
- Архитектура на невронен процесор: систолични масиви, тензорни ядра и компресия на тегла за on-chip AI ускорение
- Техники за квантуване на модел (INT8, INT4, FP8) за крайно внедряване върху RISC-V
- Съвместимост с рамки: TensorFlow Lite Micro, ONNX Runtime и PyTorch Edge за RISC-V цели
Хетерогенни изчисления за AI натоварвания
- Съвместен дизайн на RISC-V хост процесор с AI ускорител NPU за изводни потоци в реално време
- Оптимизация на подсистема памет: HBM/DDR управление на честотна лента за тегла и активации на ML модели
- Термално и енергийно бюджетиране за крайни AI системи за инференция
Хардуерна сигурност и поверителни изчисления върху RISC-V
Физическа защита на паметта и надеждно изпълнение
- Физическа защита на паметта (PMP) и механизми за сигурност на обхождане на таблица на страници
- Архитектури за сигурен анклав/TEE за RISC-V: OP-TEE интеграция, SEV-клас среди за надеждно изпълнение
- Сигурност на веригата за зареждане: корен на доверие, сигурно зареждане и атестация на измерено стартиране
Криптографско ускорение
- RISC-V криптографски разширения (Zk, Zkr, K разширения): SHA, AES, RSA, RSA-PSS и ECC ускорение
- Интеграция на пост-квантова криптография (PQC) за процесори RISC-V от следващо поколение
- Техники за смекчаване на атаки по странични канали: програмиране с константно време, маскиране и хардуерни генератори на случайни числа
Усъвършенствана персонализирана архитектура и дизайн на ISA разширения
Домейн-специфична архитектура и персонализирани инструкционни разширения
- Методология за дизайн на ISA разширения: кодиране, таблици на кодиране, анализ на въздействие върху ABI и процес на подаване на спецификация към RISC-V International
- Персонализиран дизайн на регистров файл с CBAR (Персонализирани базови адресни регистри) за диспечиране на операнди
- Инструкционен пайплайнинг, откриване на зависимости и модификации на пайплайна за персонализирани разширения
Верификация и signoff на персонализирани архитектурни модификации
- Дизайн на тестбенч за персонализирани разширения: насочено срещу ограничено-произволно генериране на стимули
- Рамки за регресионно тестване и верификация, водена от покритие, за архитектурни модификации
- Тестване на оперативна съвместимост: гарантиране, че персонализираните инструкции функционират в рамките на установени ABI ограничения
Критични за безопасността и автомобилни RISC-V приложения
Функционална безопасност и съответствие с автомобилни стандарти
- Съответствие с функционална безопасност ISO 26262 за автомобилни RISC-V процесори
- ASIL-Q класификация и разработка на наръчник по безопасност за RISC-V силициев IP
- Детерминистично обработване на прекъсвания, lockstep двойки ядра и защита на паметта за критични за безопасността RISC-V системи
Индустриални приложения в реално време и за крайни изчисления
- Съответствие с IEC 61508 SIL и детерминистично планиране на RISC-V многоядрени платформи
- Разработка на индустриален IoT шлюз с RISC-V: свързаност, крайна аналитика и OTA системи за обновяване на фърмуер
Капстон проект: Цялостна RISC-V системна разработка от край до край
Проект с пълен жизнен цикъл
- Спецификация на архитектура: ISA разширения и дизайн на конфигурация на ядро за дефиниран случай на употреба
- RTL имплементация в SystemVerilog с UVM тестбенчове и покритие на формална верификация
- FPGA прототипиране, разработка на буут фърмуер и интеграция на bare-metal стек от драйвери
- Linux BSP и персонализиране на инструментална верига за персонализираното RISC-V ядро
- Внедряване на AI натоварване: NPU интеграция, квантуване на модел и бенчмарк на производителност
- Валидация на сигурност: PMP налагане, сигурно зареждане и бенчмарк на криптографско ускорение
- Техническа документация на архитектурата, анализ на IP стратегия и презентация пред междуфункционален екип
Изисквания
Няма.
21 Часа
Отзиви от участници (2)
Обясненията и интерактивността на инструктора реално донесоха темата много добре; и въпреки че вероятно не бях достатъчно опытен, все пак научих много от това!
Pieter Bruynseels - Spot Buy Center BV
Курс - Design Patterns
Машинен превод
Ми хареса платформата, която използвахме. Беше наистина приятна и лесна за използване. Мнogo ми хареса секцията по TypeScript, особено частта за namespaces и modules.
Robert - DB Global Technology
Курс - JavaScript - Advanced Programming
Машинен превод
