Благодарим ви, че изпратихте вашето запитване! Един от членовете на нашия екип ще се свърже с вас скоро.
Благодарим ви, че направихте своята резервация! Един от членовете на нашия екип ще се свърже с вас скоро.
Съдържание и теми, включени в курса
Основи на архитектурата RISC-V и преглед на екосистемата
Пейзаж на RISC-V ISA и приемане в индустрията
- Философия на отворената ISA и стандартизационният пейзаж на RISC-V International
- Ментален модел на RISC-V: архитектура зареждане-запис, регистров файл, подредба на байтовете
- Сравнение с ARM, x86 и POWER: Компромиси при хетерогенни изчислителни архитектури
- Оценка на зрелостта на екосистемата: SiFive, T-Head, Western Digital и развиващата се общност за силиций с отворен код
- Стандартизирани интерфейси: RISC-V привилегирована ISA, Машинен слой за абстракция на софтуер (MSBL)
Модели на памет и съответствие с ABI
- Спецификация на непривилегированата архитектура: CSR карта, обработка на изключения и йерархии на паметта
- Набори инструкции RV32I / RV64I и съответствие с ABI за междуплатформена преносимост на двоичния код
- Конвенции за подредба на паметта и бариерни инструкции за многопроцесорни системи
Програмиране на асемблер за RISC-V и инструментална верига на компилатора
Програмиране на ниско ниво с инструкции
- Базови целочислени инструкции (I), разширения за умножение/деление (M), атомарни операции (A)
- Стратегии за програмиране, съобразени с разрядността, за 32-битови и 64-битови целеви RISC-V системи
- Конвенции за извикване и управление на стековата рамка за вградени и реалновременни софтуерни системи
Владеене на инструменталната верига на компилатора
- Инструментална верига на компилатор, базирана на LLVM: Clang, LLVM, Binutils за междуплатформена компилация на RISC-V
- Скриптове за свързване, секции и конфигурация на разпределението на паметта за голи среди и RTOS
- Вътрешни функции на компилатора, нива на оптимизация и профилиране за оптимизиране на кода
- Работни потоци за разработка на инструментални вериги с отворен код: изграждане, тестване и пакетиране на персонализирани инструментални вериги за GCC/Clang
Разработка на вградени системи и операционни системи за реално време
Програмиране на гол метал и с RTOS
- Системно програмиране с Rust за RISC-V: абстракции с нулеви разходи, управление на небезопасна памет и разработка без операционна система
- Среди без стандартна библиотека: персонализирани свързващи програми, разработка на драйвери за устройства и вход/изход с картографирана памет
- Разработка на Zephyr RTOS и Buildroot BSP за целеви RISC-V системи
- Свързване на периферни устройства: програмиране на GPIO, I2C, SPI, UART и DMA контролери
Оптимизация на мощност и производителност
- Тактово стробиране, управление на мощности домейни и оптимизация на нискомощностни режими
- Анализ на производителността с точност до тактов цикъл чрез симулационни профайлери и хардуерни броячи на производителност
- Настройка на латентността на прекъсвания за реално време за критични за безопасността приложения
Разработка на ядрото на Linux и зареждащ програма за RISC-V
Екосистема на зареждащ фърмуер и зареждащ програма
- OpenSBI (имплементация на спецификацията SBI): разработка на фърмуер за зареждащ програма
- UEFI/EDK II на RISC-V: разработка на съвременен стек за фърмуерно зареждане
- Пренасяне на Coreboot и U-Boot за RISC-V едноплаткови компютри
Интеграция с ядрото на Linux
- Приноси към основното ядро за RISC-V: овърлей на дървото на устройствата, топология на процесора и разработка на драйвери за контролер на прекъсвания (AIA)
- Разработка на BSP от производител и конфигурация на ядрото за персонализирани SoC платформи
- Поддръжка на файлови системи, мрежов стек и поддръжка на контейнеризация (Docker, Kubernetes) на RISC-V хост системи
Проектиране на RISC-V SoC и прототипиране на FPGA
Архитектура и интеграция на многоядрени SoC
- Методологии за проектиране на мрежа на чип (NoC) за многоядрени RISC-V процесори
- Кохерентност на кеш паметта чрез Axi4/CHI и протоколи за междупроцесорна комуникация
- Интеграция на IP с отворен код: OpenCores, ChIPS Framework и RTL компоненти от доставчици
- Проектиране на матрица на шина и интеграция на контролер на памет (DDR, SRAM, eMMC, PCIe)
Прототипиране на процесор на база FPGA
- Синтез и имплементация на RISC-V ядро на FPGA (напр. BOOM, VexRiscv, PULP)
- Утвърждения на SystemVerilog (SVA) и методология за функционална верификация, базирана на UVM
- Инструменти за формална верификация и тестване на база свойства за валидиране на RISC-V ядро
Векторни разширения на RISC-V и ускоряване за специфични области
Задълбочено изучаване на разширението RVV (RISC-V вектор)
- Запис/четене на вектори, векторно умножение с натрупване (VFMA) и ускоряване на матрични изчисления
- Операции с вектори с променлива дължина (VL, VLEN) за оптимизирано за натоварването SIMD изпълнение
- Маскиращи векторни операции, управление на сегменти и гъвкавост на типовете данни за натоварвания с DSP и ML
Проектиране на персонализирани DSP и специфични за областта инструкции
- Проектиране на специфични за областта ускорители чрез персонализирани разширения и операндни интерфейси, базирани на CBAR
- Модификации на фронтенда на компилатора за генериране на персонализирани инструкции и излъчване на код
- Стратегии за разделяне на хардуер-софтуер за интегриране на ускорители в производствени SoC
Ускоряване на AI и машинно обучение в периферията на RISC-V
Проектиране и интеграция на NPU за RISC-V процесори
- Архитектура на Neural Processing Unit: систолични масиви, тензорни ядра и компресия на тегла за ускоряване на AI на чип
- Техники за квантуване на модели (INT8, INT4, FP8) за внедряване в периферията на RISC-V
- Съвместимост с рамки: TensorFlow Lite Micro, ONNX Runtime и PyTorch Edge на целеви RISC-V системи
Хетерогенни изчисления за AI натоварвания
- Съвместно проектиране на RISC-V хостов CPU и AI ускорител NPU за реалновремени инферентни потоци
- Оптимизация на подсистемата на паметта: управление на честотната лента на HBM/DDR за тегла и активации на ML модели
- Бюджетиране на топлинно и мощностно потребление за инферентни системи с AI в периферията
Хардуерна сигурност и поверителни изчисления на RISC-V
Защита на физическата памет и доверено изпълнение
- Защита на физическата памет (PMP) и защитни механизми за обхождане на таблицата на страниците
- Архитектури за сигурен анклав/TEE за RISC-V: интеграция на OP-TEE, доверени среди за изпълнение от клас SEV
- Сигурност на веригата за зареждане: корен на доверие, сигурно зареждане и атестация на измервано стартиране
Криптографско ускоряване
- Криптографски разширения на RISC-V (разширения Zk, Zkr, K): ускоряване на SHA, AES, RSA, RSA-PSS и ECC
- Интеграция на постквантова криптография (PQC) за RISC-V процесори от следващо поколение
- Техники за смекчаване на атаки по странични канали: програмиране с постоянно време, маскиране и хардуерни генератори на случайни числа
Напреднала персонализирана архитектура и проектиране на разширения на ISA
Специфична за областта архитектура и персонализирани разширения на инструкции
- Методология за проектиране на разширения на ISA: кодиране, таблици на кодиране, анализ на влиянието върху ABI и процес на подаване на спецификация в RISC-V International
- Проектиране на персонализиран регистров файл с CBAR (персонализирани базови адресни регистри) за диспечиране на операнди
- Конвейеризация на инструкции, откриване на конфликти и модификации на конвейера за персонализирани разширения
Верификация и одобрение на персонализирани модификации на архитектурата
- Проектиране на тестова среда за персонализирани разширения: насочено генериране на стимули срещу генериране със случайни ограничения
- Рамки за регресионно тестване и верификация, водена от покритие, за архитектурни модификации
- Тестване на оперативна съвместимост: гарантиране, че персонализираните инструкции функционират в рамките на установените ABI ограничения
Критични за безопасността и автомобилни приложения на RISC-V
Функционална безопасност и съответствие с автомобилни стандарти
- Съответствие с функционалната безопасност по ISO 26262 за RISC-V автомобилни процесори
- Класификация ASIL-Q и разработка на наръчник за безопасност за RISC-V силициев IP
- Детерминирана обработка на прекъсвания, двойки ядра в режим на стъпкова синхронизация и защита на паметта за критични за безопасността RISC-V системи
Индустриални реалновремеви и периферни изчислителни приложения
- Съответствие с IEC 61508 SIL и детерминирано планиране на RISC-V многоядрени платформи
- Разработка на индустриален IoT шлюз с RISC-V: свързаност, периферна аналитика и системи за обновление на фърмуер по въздух (OTA)
Кандидатски проект: Разработка на RISC-V система от край до край
Проект за пълния жизнен цикъл
- Спецификация на архитектурата: проектиране на разширения на ISA и конфигурация на ядрото за определен случай на употреба
- RTL имплементация на SystemVerilog с UVM тестови среди и покритие на формална верификация
- Прототипиране на FPGA, разработка на зареждащ фърмуер и интеграция на стек от драйвери без операционна система
- Персонализиране на Linux BSP и инструментална верига за персонализираното RISC-V ядро
- Внедряване на натоварване с AI: интеграция на NPU, квантуване на модели и бенчмаркинг на производителността
- Валидация на сигурността: прилагане на PMP, сигурно зареждане и бенчмаркинг на криптографско ускоряване
- Документиране на техническата архитектура, анализ на IP стратегия и представяне пред междуфункционален екип
21 Часа
Отзиви от участници (2)
Обясненията и интерактивността на инструктора реално донесоха темата много добре; и въпреки че вероятно не бях достатъчно опытен, все пак научих много от това!
Pieter Bruynseels - Spot Buy Center BV
Курс - Design Patterns
Машинен превод
Ми хареса платформата, която използвахме. Беше наистина приятна и лесна за използване. Мнogo ми хареса секцията по TypeScript, особено частта за namespaces и modules.
Robert - DB Global Technology
Курс - JavaScript - Advanced Programming
Машинен превод
